Checkpoint: triển khai nhúng trên FPGA

About this course

Part of Thiết kế DSP trên FPGA: triển khai bộ lọc thời gian thực — Khóa học ngắn dành cho người đã nắm lý thuyết DSP cơ bản, đi theo trục chính là triển khai nhúng thời gian thực. Người học đi từ đặc tả thiết kế, thiết kế bộ lọc FIR/IIR, mô phỏng và kiểm chứng bằng scipy.signal, đến kiến trúc pipeline trên FPGA và capstone triển khai bộ lọc thời gian thực bằng Verilog.

Level

Intermediate

Language

Vietnamese

Focus

Triển khai nhúng thời gian thực trên FPGA (Verilog/VHDL), thiết kế pipeline và tài nguyên song song Thiết kế bộ lọc số FIR và IIR (cửa sổ, Parks-McClellan, bilinear transform) Mô phỏng và kiểm thử bằng MATLAB/Python (scipy.signal)

Practice

Capstone project

Time

~3.5h

Voice

Một giảng viên hướng dẫn luận văn, chặt chẽ về lý thuyết và phương pháp luận